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스터디 활동 보고

이번 스터디 활동 내용 기록 및 피드백 (활동사진도 업로드해주세요 ! )

조합회로 및 순차회로의 Verilog 구현 방법 공부

n주차 과제 공지

n주차 과제 제출 아래에 페이지 생성 후 과제 제출해주세요 (ex. 이름_2차시 과제)

이름_2차시 과제

다음 활동 목표

Verilog HDL_3차시

Verilog HDL

스터디 활동 보고

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조합회로 예제

소스코드와 테스트벤치 작성하여 시뮬레이션

n주차 과제 공지

n주차 과제 제출 아래에 페이지 생성 후 과제 제출해주세요 (ex. 이름_2차시 과제)

mux_4to1_choi.v

tb_mux_4to1_choi.v

decoder_4to16_cha.v

Verilog HDL 8차시 활동기록