Verilog HDL_3차시

생성일

2023/05/22 09:05

태그

날짜

스터디

Verilog HDL

출석

취미 활동

스터디 활동 보고

이번 스터디 활동 내용 기록 및 피드백 (활동사진도 업로드해주세요 ! )

조합회로 및 순차회로의 Verilog 구현 방법 공부

n주차 과제 공지

없음

n주차 과제 제출 아래에 페이지 생성 후 과제 제출해주세요 (ex. 이름_2차시 과제)

이름_2차시 과제

다음 활동 목표

다음 스터디 활동 계획

모듈과 테스트 벤치 공부

다음 스터디까지 준비할 것

중간고사 잘 보기