Verilog HDL 8차시 활동기록

생성일

2023/05/26 05:56

태그

날짜

2023/05/26

스터디

Verilog HDL

출석

취미 활동

이번 스터디 활동 내용 기록 및 피드백 (활동사진도 업로드해주세요 ! )

조합회로 예제

소스코드와 테스트벤치 작성하여 시뮬레이션

n주차 과제 공지

n주차 과제 제출 아래에 페이지 생성 후 과제 제출해주세요 (ex. 이름_2차시 과제)

mux_4to1_choi.v

0.2KB

tb_mux_4to1_choi.v

0.3KB

decoder_4to16_cha.v

0.7KB

tb_decoder_4to16_cha.v

0.2KB

mux_ocy.v

0.2KB

tb_mux_ocy.v

0.3KB

mux_ex_park.v

0.2KB

mux_ex_tb_park.v

0.3KB

tb_mux_shy.v

0.3KB

mux_shy.v

0.2KB

tb_mux_4to1_lse.v

0.3KB

mux_4to1_lse.v

0.2KB

sim_waveform

다음 스터디 활동 계획

종_강

다음 스터디까지 준비할 것

참석인원/ 총인원 불참 : 이름 및 사유 (공결 / 결석 )

전원 참석